modelsim

modelsim10.4下载是一款技术专业的HDL模拟仿真软件。此软件在新的版本中产生了许多作用，例如提高了对HDL和Verilog语言IEEE规范的支持编译速率更快、高效率高些的特性，喜欢的话可以亲自感受下。

软件功能

1、RTL和门级提升，当地编译构造，编译模拟仿真速度更快，混合开发跨版本模拟仿真

2、单核心VHDL和Verilog混和模拟仿真

3、源码模板和小助手，项目风险管理

4、集成化了特性剖析、波形较为、编码遮盖、数据流分析ChaseX、SignalSpy、虚似目标VirtualObject、Memory对话框、Assertion对话框、源代码对话框表明信号值、信号标准中断点等诸多调节作用

5、C和Tcl/Tk插口，C调节

6、对SystemC的立即支持，和HDL随意混和

7、支持SystemVerilog的设计方案作用

8、系统对级描述语言的最全方位支持，SystemVerilog，SystemC，PSL

9、ASICSignoff

10、可以直接或与此同时开展个人行为（behavioral）、RTL级、和门级（gate-level）的编码

软件问答

1、立即将用VerilogHDL撰写的128分频器程序流程count128.v设定为工程项目的顶层设计文档，编译不成功?

迅速构建了一个只有一个元器件的原理图文档：Msim.bdf,将I/O信号立即引过来，并将其设成高层文档，编译根据

2、编译根据后开展模拟仿真，模拟仿真不成功?

缘故是：

早已设置模拟仿真语言表达为VerilogHDL

解决方案：

用手工制作再次写了一段VerilogHDL语言表达的顶层设计文档MSim.V。编译根据，而且模拟仿真一切正常

3、波形载入慢的问题解决方案?

方式一

先模拟仿真1ms，随后zoomfull一次，在这个基础上再跑1ms，再zoomfull，以此类推跑到10ms，这时再zoomfull就迅速地完成了。我想缘故是前边的9次zoomfull创建了一些缓存文件，以便第10次应用，因此更快了

方式二

转变工作频率较大的信号删掉掉，一般而言，转变工作频率较大的信号是钟表信号，假如一定要保存，那麼可以将该信号的format设成literal，或是event，假如format是logic，将比较严重拖慢画波形的速率。设定的方式是在波形信号处点一下鼠标右键，挑选format-literal